SystemVerilog
SystemVerilog | |
---|---|
Парадигма | структурна (дизайн); об'єктно-орієнтована (верифікація) |
Дата появи | 2002 |
Творці | Інститут інженерів з електротехніки та електроніки |
Система типізації | статична, слабка |
Основні реалізації | IEEE 1800—2009 (2009-12-18) |
Під впливом від | Verilog і VHDL |
Звичайні розширення файлів | .sv |
SystemVerilog — мова опису і верифікації апаратури, що є розширенням мови Verilog.
SystemVerilog був створений на базі мов Superlog (Accellera, 2002). Значна частина функціональності, пов'язаної з верифікацією була взята з мови OpenVera (Synopsys). У 2005 SystemVerilog був прийнятий як стандарт IEEE 1800—2005.
У 2009 стандарт 1800—2005 був об'єднаний з стандартом мови Verilog (IEEE 1364—2005), і була прийнята актуальна версія SystemVerilog — стандарт IEEE 1800—2009.
SystemVerilog може застосовуватися для опису RTL як розширення мови Verilog-2005. Для верифікації використовується об'єктно-орієнтована модель програмування.
Посилання
- SystemVerilog — HomePage. systemverilog.ru. Архів оригіналу за 21 червня 2019. Процитовано 23 червня 2019.
- п
- о
- р
488 · 754-2008 (Ревізія) · 829 · 1003 · 1014-1987 · 1076 · 1149.1 · 1164 · 1219 · 1275 · 1284 · 1364[en] · 1394 · 1451 · 1471 · 1516 · 1541-2002 · 1547 · 1584 · 1588 · 1603 · 1613 · 1667 · 1675-2008 · 1685 · 1801 · 1900.4 · 11073 · 12207 · SCC41
P1363 · P1619 · P1801 · P1900 · P1901 · P2030
Дивіться також: Категорія IEEE
(англ.). Ви можете допомогти, розширивши поточну статтю за допомогою перекладу з англійської.
|
![]() | Це незавершена стаття про мови програмування. Ви можете допомогти проєкту, виправивши або дописавши її. |